设计应用

基于硬件仿真器的PCIe接口验证方法的研究和实现

作者：郝 强
发布日期：2020-08-26
来源：2020年电子技术应用第8期

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    随着集成电路设计技术的不断发展，SoC芯片的功能和性能得到极大的丰富和提升。其中，总线技术的发展起着重大的推动作用。PCIe总线作为系统总线的延伸，使得SoC芯片可以与外部高速设备相连，能够完成多种应用功能扩展[1]。因此，PCIe总线接口成为SoC芯片设计中最为常用的外设接口之一。然而，PCIe总线协议相较于一般慢速的总线协议更为复杂，这就给PCIe接口设计的正确性带了挑战。为此，一般会寻求多种验证方法和手段来力求全面地保证PCIe接口设计的正确性。综合验证平台的高效性和验证场景的多样性考虑，采用基于Cadence硬件仿真器平台的PCIe接口的验证方法突出了开发周期短、运行速度快以及调试手段多的优势，日益成为PCIe接口设计验证最为重要的验证方法之一。本文描述了基于Cadence硬件仿真器对某款SoC芯片的PCIe接口设计进行验证的实现方法和验证环境的创建流程，用以满足该设计的验证需求。




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作者信息：

郝  强

(上海高性能集成电路设计中心，上海201204)

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硬件仿真 PCIe 集成电路验证

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