设计应用

HDLC数据帧并行搜帧解封装模块的设计与验证

作者：钱勇，刘威

发布日期：2022-01-07

来源：2022年电子技术应用第1期

0 引言

大容量数据的高速传输是通信领域研究的热点问题，其中专用短程通信技术(DSRC)^[1]遵循开放系统互连(OSI)模型，它分为三层结构模型，即应用层、数据链路层、物理层。其中数据链路层在物理层和应用层中间需要上下提供接口和服务，通常人们采用高级数据链路控制协议HDLC。HDLC是一种用在数据链路层的高级协议，在通信领域，它的用途最广泛，其特征是有强大的差错检测CRC校验^[2]、流量控制和同步传输的功能，能应用于任何高速数据传输系统中。

目前解析和生成HDLC协议帧有很多方法，比如软件方法，使用C语言在STM32上实现HDLC通信接口^[3-5]，市场上HDLC协议处理的专用ASIC芯片，还有FPGA实现方法^[6-8]。

软件编程灵活但是实现的系统性能低下，只能用于个别路数的低速信号处理^[9]。专用ASIC芯片的成本较高而且由于HDLC协议标准文本较多，ASIC芯片的专用性强而应用灵活性差。对比之下基于FPGA实现的HDLC解码器可以通过软件反复编程使用，可以兼顾处理速度和灵活性^[10-14]。

本文详细内容请下载：http://www.chinaaet.com/resource/share/2000003913。

作者信息：

钱勇，刘威

(武汉大学物理科学与技术学院，湖北武汉430072)