基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查

0　引言

电子产品一直以来追求的尺寸更小，成本和功耗更低的趋势，在过去受益于硅工艺的快速升级更新，得到了持续的发展。但近年来，随着硅工艺尺寸发展到单纳米水平，摩尔定律的延续越来越困难。单一的纳米工艺在综合考虑成本、良率、功耗等因素后，将不再具有竞争优势。2D Flip-Chip、2.5D、3D等具有异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求，成为延续摩尔定律的主要方向。但它也提出了新的挑战，特别是对于系统级的LVS（Layout Versus Schematics）检查。由于异构集成封装结构复杂、规模庞大，任何一个环节的失误都会产生巨大的影响，因此急需一个完整的解决方案，可以对各类异构集成封装进行有效的系统级检查。本文尝试采用Cadence公司的Integrity 3D-IC平台，针对主流的异构集成封装进行LVS检查验证。

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作者信息：

张成，赵佳，李晴

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