设计应用

1.75 GHz多功能时钟扇出缓冲器设计

作者：俞阳，张镇，尤飞龙，冯敏，程主明，杨阳
发布日期：2025-12-17
来源：电子技术应用

引言

随着通信技术的不断发展，对于信号处理、雷达、通信、电子对抗等大型电子系统来说，需要很多不同频点和相同频点的时钟来保障系统的精准运行[1-6]。选择集成度更高的时钟芯片和时钟扇出缓冲器可以有效降低系统成本，简化电路设计。

本文提出了一种基于0.18 μm CMOS工艺的时钟扇出缓冲器。该时钟扇出缓冲器可提供1.75 GHz差分或单端时钟输入/输出，10位可编程分频控制器，4路差分输出或8个CMOS输出，附加的输出抖动典型值为39 fs RMS（12 kHz~20 MHz），3种可编程逻辑电平输出：LVDS、HSTL和CMOS。通过流片及测试验证此款时钟扇出缓冲器实现了分频输出、延迟调整、低抖动性能兼顾，可为高速ADC、DAC、FPGA等提供时钟。


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作者信息：

俞阳，张镇，尤飞龙，冯敏，程主明，杨阳

（中国电子科技集团公司第五十八研究所 射频与模拟电路研究室，江苏 无锡 214063）


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时钟扇出缓冲器 分频器 延迟调整 附加抖动 CMOS

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