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《Xilinx FPGA设计权威指南》实验
从零开始学习zedboard错误：《Xilinx FPGA设计权威指南》实验lab3，进行到自定义AXI LED_IP核时，通过系统自动配置总线端口，出现ASSOCIATED_BUSIF未定义的错误。解决方案：定义时钟口aclk的参数一栏，...
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基于ZC706，ZYNQ学习手记（1）:zynq开发环境搭建
本文主要讲述如何安装VIVADO并加载license，为了防止误删，安装时请关闭杀毒软件！
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vivado 自定义的IP加fifo单元注意点
对于自定义IP没啥好说的。有个问题就是如果自己的IP要用xilinx公司的IP，这个时候特别注意是FIFO这个IP。在左边的simulation的栏目中，展开FIFO的IP，要把GLBR.V这个复位文件选择不要在仿真。否则用vivado仿真...
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vivado仿真设计流程
1. 建立工程2. 添加源文件，运用verilog HDL描述电路3. 综合，产生网表，直观的门级电路描述4.仿真 需要编写激励源一般模式：添加一个.v文件，编写模式module test_top;/*输入定义为reg类型，因为要在i...
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【原创】JTAG模式下Vivado SDK全速运行时的奇怪报错
问题描述下载elf完毕后，弹出如图1所示的消息框，提示软件运行出现问题。软件运行结果却是OK的，比如我这里VGA接口就能够正常显示图片，如图2所示。此外，在Debug模式下，也不会报该错误。图1 全速运行提示错误图2 程序运行结果正常点击图...
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